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本文標題："IC設(shè)計流程,積體電路的設(shè)計流程！金相顯微鏡價格"
新聞來源：未知 發(fā)布時間：2012-9-22 14:11:55 本站主頁地址：http://m.vndmy.cn
IC設(shè)計流程
積體電路的設(shè)計可以分為系統(tǒng)設(shè)計(System design)、輯邏設(shè)計(Logical design)與實體設(shè)計(Physical design)三大部分，先簡單說明如下：
系統(tǒng)設(shè)計(System design)
“系統(tǒng)設(shè)計(System design)”就是在IC設(shè)計開始之前先進行“規(guī)格制定(Specification)”，包含市場規(guī)格制定、系統(tǒng)規(guī)格制定、功能規(guī)格制定、區(qū)塊規(guī)格制定四大步驟，系統(tǒng)設(shè)計完成以后則進入“邏輯設(shè)計(Logical design)”。
邏輯設(shè)計(Logical design)
“邏輯設(shè)計(Logical design)”屬于“前段設(shè)計”，包含“RTL執(zhí)行與發(fā)展”、“功能模擬”、“FPGA驗證”、“邏輯合成”、“前功能模擬”與“前時脈分析”等步驟，先簡單說明如下：
＞RTL執(zhí)行與發(fā)展：先進行“RTL執(zhí)行與發(fā)展”以后，接著進行“功能模擬”，模擬若錯誤則從新回到“RTL執(zhí)行與發(fā)展”，若正確則繼續(xù)進行下一步“FPGA驗證”。
＞FPGA驗證：進行“FPGA驗證”以后，驗證若錯誤則從新回到“RTL執(zhí)行與發(fā)展”，若正確則繼續(xù)進行下一步“邏輯合成”。
＞邏輯合成：進行“邏輯合成”以后，接著進行“前功能模擬”與“前時脈分析”，“前功能模擬”若錯誤則從新回到“RTL執(zhí)行與發(fā)展”；“前時脈分析”若錯誤則從新回到“邏輯合成”；若正確則繼續(xù)進行下一步“實體設(shè)計(Physical design)”。
值得注意的是，完成“RTL執(zhí)行與發(fā)展”所得到的設(shè)計結(jié)果稱為“Soft IP”，完成“邏輯合成”所得到的設(shè)計結(jié)果稱為“Film IP”，這裏IP是指“智慧財產(chǎn)權(quán)(Intellectual Property)”，后面將詳細討論有關(guān)積體電路產(chǎn)業(yè)的智慧財產(chǎn)權(quán)問題。
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